module SymEx26(inst_in, pc_in, data_out);
// module SymEx26(clk, rst, inst_in, pc_in, data_out);

// parameter              data_bits = 4;
// input                   clk;
// input 					rst;
input    [25:0]		    inst_in;
input  	 [3:0]  		pc_in;

output 	 [31:0] 		data_out;


reg      [31:0]			data_out_reg;

// always @(posedge clk or posedge rst) begin
// 	if (rst) begin
// 		// reset
// 		data_out_reg <= 32'b0;
// 	end
// 	else begin
// 		data_out_reg <= {inst_in<<2, pc_in};
// 	end
// end
always @(*) begin
	// data_out_reg <= {inst_in<<2, pc_in};
	data_out_reg <= {6'b0, inst_in};
end

assign  data_out = data_out_reg;
// always @(flag) begin

//     data_out_reg = {inst_in<<2, pc_in};

// end

// assign  data_out = data_out_reg;

endmodule
